吊橋

這張圖是用C++跑出來的結果

大概知道程式在講什麼
但要把它轉成Verilog
還是一點頭緒都沒有

Flip_flop

程式碼
module top;
reg data_in,clk;
wire q;
Flip_flop m1(q,data_in,clk,rst);
initial
begin
data_in=0;
clk=0;
#2000 $finish;
end
always
#100 data_in=~data_in;
always
#30 clk=~clk;
endmodule
module Flip_flop (q,data_in,clk,rst);
input data_in,clk,rst;
output q;
reg q;
always @(posedge clk)
begin
if(rst==1) q=0;
else q=data_in;
end
endmodule
==================================================================
這次上課學會了如何判斷波形是否正確

Half_Adder

程式碼
module top;
reg a,b;
half_adder m1(sum,cut,a,b);
wire c;
and(c,a,b);
initial
begina=0;
b=0;
#2000 $finish;
end
always
#50 a=~a;
always
#100 b=~b;
endmodule
module half_adder (sum,c_out,a,b);
input a,b;
output sum,c_out;
wire c_out_bar;
xor(sum,a,b);
nand(c_out_bar,a,b);
not(c_out,c_out_bar);
endmodule
==================================================================
這次花了很久時間才研究出來
也感覺到了難度
而且每個人寫的程式碼都不一樣
但結果都一樣

AND

程式碼
module top;
reg a,b;
wire c;
assign c=a&b;
initial
begin
a=0;
b=0;
#2000 $finish;
end
always
#50 a=~a;
always
#100 b=~b;
endmodule

這次上課讓我了解了一些Verilog基本指令
對Verilog也有一些基礎的了解

Verilog 硬體描述語言

陳慶順老師的部落格
Verilog 硬體描述語言
SynaptiCAD 試用版 下載

SynaptiCAD教學網址

http://residence.educities.edu.tw/oldfriend/page54.htm
這個網址有SynaptiCAD的教學和範例
大家可以去參考看看

SynaptiCAD第一次試跑

這是史丹佛大學一門課的期末專題Implememtation of Viterbi Decoder
裡面的東西很複雜
下面的圖是我RUN出來的結果
也不知對不對大家可以看看

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