AND

程式碼
module top;
reg a,b;
wire c;
assign c=a&b;
initial
begin
a=0;
b=0;
#2000 $finish;
end
always
#50 a=~a;
always
#100 b=~b;
endmodule

這次上課讓我了解了一些Verilog基本指令
對Verilog也有一些基礎的了解